Автор: FPGA_novice
Открыта для предложений
Шагов: 0
Отладка Verilog через встроенный логический анализатор
🎯 Применение в проектах
Войдите, чтобы применять эту инструкцию к своим проектам и отмечать прогресс по шагам.
Кратко
Как дебажить без осциллографа
Контекст
Сигналы внутри FPGA не видны снаружи, а осциллограф на 16 каналов стоит дорого.
Результат
В Gowin IDE есть встроенный Logic Analyzer: подключаем внутренние сигналы к виртуальным пинам, триггерим по условию, выгружаем данные в CSV. Бесплатная альтернатива Saleae.
Шаги
Пока нет ни одного шага. Добавьте первый шаг или предложите улучшение.
Совет: если инструкция получается очень большой — более 10–15 шагов, имеет смысл собрать ее в полноценный курс на
online.tfeya.ru. Там можно разбить материал по модулям, добавить тесты и отслеживать прогресс участников.
